로이터 통신에 따르면, 캘리포니아 소재 반도체 제조 툴 제조업체 인 어플라이드 머 티어 리얼 즈 (Applied Materials Inc.) (산타 클라라)는 월요일 컴퓨터 칩의 속도 병목 현상을 완화하기 위해 설계된 새로운 기술을 발표했다고 밝혔다.

보고서는 컴퓨터 칩이 1과 0의 디지털 로직을 수행하는 데 도움이되는 트랜지스터라고하는 스위치로 구성되어 있다고 지적했다. 그러나 이러한 트랜지스터는 전기 신호를 송수신하기 위해 전도성 금속으로 연결되어야합니다. 이 금속은 보통 텅스텐입니다. 칩 제조업체는 저항이 낮고 전자가 빠르게 움직일 수 있기 때문에이 금속을 선택합니다.

Applied Materials의 공식 보도 자료에 따르면, 포토 리소그래피 기술의 개발이 트랜지스터의 접촉 비아를 줄이는 데 도움이되었지만 접촉 금속으로 비아를 채우는 전통적인 방법은 PPAC의 주요 병목이되었습니다.

발표에 따르면 전통적으로 트랜지스터 접점은 다층 프로세스로 형성됩니다. 접촉 구멍은 먼저 티타늄 질화물로 만들어진 접착 및 장벽 층으로 라이닝되고, 핵 생성 층이 증착되고, 마지막으로 잔류 공간은 텅스텐으로 채워지며, 이는 낮은 저항률로 인해 바람직한 접촉 금속이다.

그러나 7nm 노드에서 컨택트 홀의 직경은 약 20nm입니다. 라이닝 배리어 층 및 핵 생성 층은 비아 부피의 약 75 %를 차지하는 반면, 텅스텐은 부피의 약 25 %만을 차지한다. 얇은 텅스텐 와이어는 접촉 저항이 높아 PPAC 및 2D 스케일링의 주요 병목 현상이됩니다.

VLSIresearch의 회장 겸 CEO 인 Dan Hutcheson은“EUV의 출현으로 2D 스케일링을 계속하기 위해서는 몇 가지 주요 재료 엔지니어링 문제를 해결해야합니다. 선형 장벽 제는 업계에서 죽상 경화성 플라크 제품과 동등하게되어 칩이 최적의 성능을 달성하는 데 필요한 전자 흐름을 잃게합니다. Applied Materials의 선택적 텅스텐은 우리가 기다려온 혁신입니다. "

보고서에 따르면 연결 영역에 필요한 텅스텐이 여러 다른 재료로 코팅되어 있는지 확인하십시오. 이러한 다른 재료는 저항을 높이고 연결 속도를 느리게합니다. Applied Materials는 월요일에 다른 재료가 필요없고 연결 속도를 높이기 위해 텅스텐 만 사용하는 새로운 공정을 개발했다고 밝혔다.

Applied Materials는 회사의 선택적 텅스텐 기술 (선택적 텅스텐 기술)은 원래의 고진공 환경에서 다양한 공정 기술을 결합한 통합 된 재료 솔루션으로 클린 룸 자체보다 몇 배 더 깨끗하다고 ​​지적했습니다. 이 칩은 원자 수준의 표면 처리를 거쳐 고유 한 증착 공정을 사용하여 접촉 비아에 텅스텐 원자를 선택적으로 증착하여 박리, 이음새 또는 공극없이 완벽한 상향식 충진을 형성합니다.

Applied의 반도체 제품 사업부 부사장 인 Kevin Moraes는 "칩 기능이 점점 작아지면서 우리는 기존 재료 및 재료 공학 기술의 물리적 한계에 도달했다"고 밝혔다.

Applied는이 기술에 대해 "전 세계의 여러 주요 고객"에 가입했지만 이름을 밝히지 않았습니다.

Applied Materials, 15 년 동안 인터커넥트 기술에서 가장 큰 재료 혁명을 시작

2014 년에 Applied Materials는 15 년 동안 상호 연결 기술의 가장 큰 변화라고 생각하는 것을 소개했습니다.

Applied Materials는 로직 칩 구리 인터커넥트 프로세스에서 화학 기상 증착을 통해 코발트 박막을 실현할 수있는 유일한 시스템 인 AppliedEnduraVoltaCVDCobalt 시스템을 출시했습니다. 구리 공정에는 플랫 라이너 (라이너)와 선택적 커버 층 (CappingLayer)의 두 가지 코발트 필름 응용이 있으며, 이는 구리 인터커넥트의 신뢰도를 한 단계 높입니다. 이 어플리케이션은 15 년 동안 구리 인터커넥트 기술 재료에서 가장 중요한 변화입니다.

어플라이드 머 티어 리얼 즈 반도체 사업부 부사장 인 랜디 르 타쿠 르 (Randhir Thakur) 박사는 다음과 같이 지적했다.“칩에 수억 개의 트랜지스터 회로가 연결된 장치 제조업체의 경우 배선의 성능과 신뢰성이 매우 중요합니다. Moore의 법칙 기술이 발전함에 따라 회로의 크기가 점점 작아지고 있으며, 장치 작동에 영향을 미치는 간극을 줄이고 일렉트로 마이그레이션 실패를 방지하는 것이 더 필요합니다. " 재료 공학 기술인 EnduraVolta 시스템은 CVD 기반 플랫 라이너 및 선택적 오버레이를 제공하여 수율 한계를 극복하고 고객이 구리 상호 연결 기술을 28 나노 미터 이하로 발전시키는 데 도움을줍니다.

EnduraVoltaCVD 시스템을 기반으로하는 코발트 공정에는 두 가지 주요 공정 단계가 포함됩니다. 첫 번째 단계는 평평하고 얇은 코발트 라이너 필름을 증착하는 것입니다. 일반적인 구리 배선 공정과 비교하여 코발트를 적용하면 제한된 배선 면적을 구리로 채울 수있는 더 많은 공간을 제공 할 수 있습니다. 이 단계는 성능 및 수율을 향상시키기 위해 초고 진공하에 동일한 플랫폼에서 사전 세정 (사전 세정) / 방벽 층 (, PVDBarrier) / 코발트 라이너 층 (CVDLiner) / 구리 시드 층 (CuSeed) 공정을 통합합니다. .

제 2 단계에서, 구리 화학 기계적 연마 (CuCMP) 후에, 선택적인 CVD 코발트 코팅 층이 증착되어 접촉 계면을 개선 시켜서 장치의 신뢰성을 80 배 증가시킨다.

Applied Materials의 Metal Deposition Products 사업부 부사장 겸 Sundar Ramamurthy 박사는 다음과 같이 지적했습니다.“Applied Materials의 고유 한 CVD 코발트 프로세스는 재료 혁신을 기반으로하는 솔루션입니다. 이러한 재료와 공정은 지난 10 년 동안 개발되었습니다. 고객이 혁신을 받아들이고 있으며 고성능 모바일 및 서버 칩을 제조하는 데 사용되었습니다.